위성용 전력계 시스템에서는 과정류 방지를 위한 회로로 Latching Current Limiter (LCL) 회로를 사용한다. 현재 사용되고 있는 소자로 Load 라인에 P-channel MOSFET 를 사용하는데 이는 Rds(on) 저항이 N-Channel MOSFET 에 비해 통상적으로 2~3배 큰 편으로 저항에 의한 손실과 전압 강하를 일으킨다. 따라서 본 논문에서는 기존에 High Side 에 사용하였던 PMOS 를 Low Side 에 NMOS 로 변경하여 이론적인 효율 비교 및 시뮬레이션 분석을 수행하였다.